| DC Field | Value | Language |
|---|
| dc.contributor.author | Золоторевич, Л. А. | - |
| dc.date.accessioned | 2019-10-08T08:50:08Z | - |
| dc.date.available | 2019-10-08T08:50:08Z | - |
| dc.date.issued | 2012 | - |
| dc.identifier.citation | Золоторевич, Л. А. Построение тестов и верификация потоковых моделей цифровых устройств на языке VHDL / Л. А. Золоторевич // Информатика. – 2012. – № 2. – С. 87 – 97. | ru_RU |
| dc.identifier.uri | https://libeldoc.bsuir.by/handle/123456789/36687 | - |
| dc.description.abstract | Предлагается единый подход к верификации проектов и направленному построению тестов
контроля СБИС, представленных в потоковом виде на уровне RTL на языке VHDL с использованием
арифметических, логических операторов и оператора If. Задача построения тестов и верификации
проектов решается на основе КНФ-выполнимости некоторой системы булевых функций. | ru_RU |
| dc.language.iso | ru | ru_RU |
| dc.publisher | ОИПИ НАН Беларуси | ru_RU |
| dc.subject | публикации ученых | ru_RU |
| dc.subject | СБИС | ru_RU |
| dc.subject | язык VHDL | ru_RU |
| dc.title | Построение тестов и верификация потоковых моделей цифровых устройств на языке VHDL | ru_RU |
| dc.type | Статья | ru_RU |
| Appears in Collections: | Публикации в изданиях Республики Беларусь
|
