| DC Field | Value | Language |
|---|
| dc.contributor.author | Черемисинов, А. А. | - |
| dc.contributor.author | Черемисинова, Л. Д. | - |
| dc.date.accessioned | 2020-05-28T11:46:22Z | - |
| dc.date.available | 2020-05-28T11:46:22Z | - |
| dc.date.issued | 2020 | - |
| dc.identifier.citation | Черемисинов, Д. И. Глубокий анализ и декомпиляция КМОП-схемы на транзисторном уровне в иерархическую схему из логических элементов / Д. И. Черемисинов, Л. Д. Черемисинова // BIG DATA and Advanced Analytics = BIG DATA и анализ высокого уровня: сб. материалов VI Междунар. науч.-практ. конф., Минск, 20-21 мая 2020 года: в 3 ч. Ч. 1 / редкол.: В. А. Богуш [и др.]. – Минск : Бестпринт, 2020. – С. 242–251. | ru_RU |
| dc.identifier.isbn | 978-985-90533-7-5 | - |
| dc.identifier.uri | https://libeldoc.bsuir.by/handle/123456789/38986 | - |
| dc.description.abstract | Рассматривается проблема декомпиляции плоской КМОП схемы из транзисторов, заданной в формате SPICE, в иерархическую схему из логических элементов. Задача возникает при верификации лейаута СБИС, а также при перепроектировании схем. Рассматривается наиболее общий и сложный в теоретическом плане случай, когда библиотека исходных логических элементов не известна. Такая ситуация имеет место при перепроектировании схем транзисторного уровня, восстановленных из топологии, на новую технологическую библиотеку. Результатом работы процедуры декомпиляции является иерархическое SPICE-описание, состоящее из описаний идентифицированных логических элементов, соответствующих подсхемам взаимосвязанных транзисторов. Предлагается метод и программа распознавания подсхем, являющихся КМОП-вентилями. | ru_RU |
| dc.language.iso | ru | ru_RU |
| dc.publisher | Беспринт | ru_RU |
| dc.subject | материалы конференций | ru_RU |
| dc.subject | КМОП схемы | ru_RU |
| dc.subject | верификация | ru_RU |
| dc.subject | перепроектирование СБИС | ru_RU |
| dc.subject | CMOS circuits | - |
| dc.subject | verification | - |
| dc.subject | circuit reengineering | - |
| dc.title | Глубокий анализ и декомпиляция КМОП-схемы на транзисторном уровне в иерархическую схему из логических элементов | ru_RU |
| dc.title.alternative | Decompilation of CMOS circuit at the transistor level into a hierarchical circuit of logic elements | - |
| dc.type | Article | ru_RU |
| local.description.annotation | The problem of decompilation of a flat CMOS transistor circuit in SPICE format into a hierarchical network of logic elements is considered. The problem arises in VLSI layout verification as well as in the circuit reengineering. The most general and theoretically complex case is considered when the library of logic elements is not known. This situation occurs when the transistor-level circuits are redesigned to a new technology basis. The result of the decompilation procedure is a hierarchical SPICE description consisting of logic element descriptions corresponding to recognized transistor subcircuits. The method and its program implementation for recognizing subcircuits that are CMOS gates are proposed. | - |
| Appears in Collections: | BIG DATA and Advanced Analytics = BIG DATA и анализ высокого уровня : материалы конференции (2020)
|
