| DC Field | Value | Language |
|---|
| dc.contributor.author | Черемисинов, Д. И. | - |
| dc.contributor.author | Черемисинова, Л. Д. | - |
| dc.coverage.spatial | Минск | en_US |
| dc.date.accessioned | 2025-01-16T08:22:54Z | - |
| dc.date.available | 2025-01-16T08:22:54Z | - |
| dc.date.issued | 2024 | - |
| dc.identifier.citation | Черемисинов, Д. И. Перепроектирование КМОП СБИС средствами инструмента синтеза Yosys = Redesigning CMOS VLSI using Yosys synthesis tool / Д. И. Черемисинов, Л. Д. Черемисинова // Компьютерное проектирование в электронике = Electronic Design Automation : cборник трудов Международной научно-практической конференции, Минск, 28 ноября 2024 г. / Белорусский государственный университет информатики и радиоэлектроники ; редкол. : В. Р. Стемпицкий [и др.]. – Минск, 2024. – С. 119–122. | en_US |
| dc.identifier.uri | https://libeldoc.bsuir.by/handle/123456789/58781 | - |
| dc.description.abstract | Рассматривается задача перепроектирования схемы транзисторного уровня, заданной в формате SPICE, в другом технологическом базисе. Предлагается подход, в основе которого лежит экстракция структуры на уровне логических элементов и экспорт полученного иерархического SPICE описания в программную среду инструмента синтеза Yosys (Yosys Open SYnthesis Suite) для выполнения оптимизации и синтеза в заданном базисе. Разработан метод и программное средство представления логической сети в формате SPICE и преобразования его во внутреннее представление пакета Yosys. | en_US |
| dc.language.iso | ru | en_US |
| dc.publisher | БГУИР | en_US |
| dc.subject | материалы конференций | en_US |
| dc.subject | транзисторные подсхемы | en_US |
| dc.subject | КМОП-схемы | en_US |
| dc.subject | формат SPICE | en_US |
| dc.subject | Yosys | en_US |
| dc.title | Перепроектирование КМОП СБИС средствами инструмента синтеза Yosys | en_US |
| dc.title.alternative | Redesigning CMOS VLSI using Yosys synthesis tool | en_US |
| dc.type | Article | en_US |
| local.description.annotation | The problem of redesigning a transistor-level circuit specified in the SPICE format in a different technological basis is considered. An approach is proposed based on the extraction of the structure at the level of logical elements and export of the obtained hierarchical SPICE description to the software environment of the Yosys synthesis tool (Yosys Open SYnthesis Suite) to perform optimization and synthesis in a given basis. A method and software tool for representing a logical network in the SPICE format and converting it into an internal representation of the Yosys package are developed. | en_US |
| Appears in Collections: | Компьютерное проектирование в электронике (2024)
|
