| DC Field | Value | Language |
|---|
| dc.contributor.author | Кривальцевич, Е. А. | - |
| dc.contributor.author | Вашкевич, М. И. | - |
| dc.coverage.spatial | Минск | en_US |
| dc.date.accessioned | 2025-05-05T13:59:35Z | - |
| dc.date.available | 2025-05-05T13:59:35Z | - |
| dc.date.issued | 2025 | - |
| dc.identifier.citation | Кривальцевич. Е. А. Исследование аппаратной реализации нейронной сети прямого распространения для распознавания рукописных цифр на базе FPGA = Investigation of hardware implementation of a feedforward neural network for handwritten digit recognition based on FPGA / Е. А. Кривальцевич, М. И. Вашкевич// Доклады БГУИР. – 2025. – Т. 23, № 2. – С. 101–108. | en_US |
| dc.identifier.uri | https://libeldoc.bsuir.by/handle/123456789/59741 | - |
| dc.description.abstract | Разработана аппаратная реализация на базе программируемых логических интегральных
схем (ПЛИС) типа Field Programmable Gate Array однослойной нейронной сети прямого распространения
для распознавания рукописных цифр. Исследовано влияние разрядности коэффициентов сети на точность
распознавания и на аппаратные затраты ПЛИС. Обучение нейронной сети выполнялось с помощью базы
рукописных цифр MNIST. Прототип нейронной сети был реализован в виде IP-ядра на отладочной плате ZYBO Z7. Разработанный прототип использовался для выполнения экспериментов с различной разрядностью представления коэффициентов нейронной сети. Построены графики точности распознавания
и количества аппаратных ресурсов ПЛИС в зависимости от разрядности представления коэффициентов нейронной сети. Выполнен анализ полученных в результате обучения нейронной сети коэффициентов
с использованием разложения на битовые плоскости. Показано, что для представления коэффициентов нейронной сети достаточно 5 разрядов, поскольку они содержат основную, усвоенную сетью, информацию, обеспечивая экономное расходование ресурсов ПЛИС и высокую точность распознавания (92,4 %). | en_US |
| dc.language.iso | ru | en_US |
| dc.publisher | БГУИР | en_US |
| dc.subject | доклады БГУИР | en_US |
| dc.subject | битовые плоскости | en_US |
| dc.subject | нейронные сети | en_US |
| dc.subject | распознавание рукописных цифр | en_US |
| dc.title | Исследование аппаратной реализации нейронной сети прямого распространения для распознавания рукописных цифр на базе FPGA | en_US |
| dc.title.alternative | Investigation of hardware implementation of a feedforward neural network for handwritten digit recognition based on FPGA | en_US |
| dc.type | Article | en_US |
| dc.identifier.DOI | http://dx.doi.org/10.35596/1729-7648-2025-23-2-101-108 | - |
| local.description.annotation | . A hardware implementation based on Field Programmable Gate Array (FPGA) of a single-layer feedforward neural network for handwritten digit recognition has been developed. The effect of the network coefficient bit depth on the recognition accuracy and FPGA hardware costs has been studied. The neural network was
trained using the MNIST handwritten digit database. The neural network prototype was implemented as an IP core
on the ZYBO Z7 debug board. The developed prototype was used to perform experiments with different bit depths
of neural network coefficient representation. Graphs of recognition accuracy and the amount of FPGA hardware
resources depending on the bit depth of neural network coefficient representation have been constructed. The coefficients obtained as a result of neural network training have been analyzed using decomposition into bit planes. It has
been shown that 5 bits are sufficient to represent neural network coefficients, since they contain the main information learned by the network, ensuring economical use of FPGA resources and high recognition accuracy (92.4%). | en_US |
| Appears in Collections: | Том 23, № 2
|
