| DC Field | Value | Language |
|---|
| dc.contributor.author | Жуковский, А. Д. | - |
| dc.contributor.author | Халиуллина, М. Н. | - |
| dc.coverage.spatial | Минск | en_US |
| dc.date.accessioned | 2026-06-26T08:42:28Z | - |
| dc.date.available | 2026-06-26T08:42:28Z | - |
| dc.date.issued | 2026 | - |
| dc.identifier.citation | Жуковский, А. Д. Оптимизация быстродействия арифметико-логического устройства, реализованного на ПЛИС / А. Д. Жуковский, М. Н. Халиуллина // Радиотехника и электроника : сборник материалов 62-й научной конференции аспирантов, магистрантов и студентов, Минск, 15–16 апреля 2026 / Белорусский государственный университет информатики и радиоэлектроники. – Минск, 2026. – С. 260–261. | en_US |
| dc.identifier.uri | https://libeldoc.bsuir.by/handle/123456789/64306 | - |
| dc.description.abstract | В данной работе рассматриваются методы оптимизации арифметико-логических устройств (АЛУ) при их проектировании на базе программируемых логических интегральных схем (ПЛИС). Цель работы – выявление наиболее эффективных методов минимизации критического пути в АЛУ. На основе теоретического анализа процессорных архитектур предложены подходы к повышению тактовой частоты устройства. Исследовано влияние конвейеризации и использования специализированных аппаратных ресурсов ПЛИС (DSP-блоки (англ. Digital Signal Processing), встроенные цепи переноса) на общую производительность системы. | en_US |
| dc.language.iso | ru | en_US |
| dc.publisher | БГУИР | en_US |
| dc.subject | материалы конференций | en_US |
| dc.subject | арифметико-логические устройства | en_US |
| dc.subject | программируемые логические интегральные схемы | - |
| dc.title | Оптимизация быстродействия арифметико-логического устройства, реализованного на ПЛИС | en_US |
| dc.type | Article | en_US |
| Appears in Collections: | Радиотехника и электроника : материалы 62-й научной конференции аспирантов, магистрантов и студентов (2026)
|
