https://libeldoc.bsuir.by/handle/123456789/31755| Title: | Моделирование функциональных неисправностей оперативных запоминающих устройств |
| Other Titles: | Random access memories faults simulation |
| Authors: | Иванюк, А. А. Степанов, А. В. |
| Keywords: | доклады БГУИР;бит-ориентированное ОЗУ;функциональные неисправности;маршевые тесты;моделирование;VHDL |
| Issue Date: | 2009 |
| Publisher: | БГУИР |
| Citation: | Иванюк, А. А. Моделирование функциональных неисправностей оперативных запоминающих устройств / А. А. Иванюк, А. В. Степанов // Доклады БГУИР. - 2009. - № 7 (45). - С. 73 - 80. |
| Abstract: | Создана детализированная VHDL-модель статического бит-ориентированного оперативного запоминающего устройства (ОЗУ) с целью проверки гипотезы об адекватности внедрения моделей неисправностей проводящих линий для отображения доминирующих типов физических дефектов ОЗУ. Спроектированная VHDL-модель позволяет исследовать природу неисправностей ОЗУ, оценить поведение цифрового устройства при наличии в нем дефектов, а также может быть применена для верификации существующих и при разработке новых алгоритмов тестирования ОЗУ. |
| Alternative abstract: | A new method of random access memory functional faults simulation using VHDL language is described. Detailed VHDL-model of bit-oriented static RAM is proposed. It helps to discover the nature of faults, to verify the system’s behavior in a case of the faults and as result – helps to design more reliable devices. |
| URI: | https://libeldoc.bsuir.by/handle/123456789/31755 |
| Appears in Collections: | №7 (45) |
| File | Description | Size | Format | |
|---|---|---|---|---|
| Ivaniuk_Random.PDF | 700 kB | Adobe PDF | View/Open |
Items in DSpace are protected by copyright, with all rights reserved, unless otherwise indicated.