Моделирование методов повышения производительности процессора с архитектурой RISC-V

Сторожев, И. Е.; Певцов, Е. Ф.

Please use this identifier to cite or link to this item: https://libeldoc.bsuir.by/handle/123456789/58835

Title:	Моделирование методов повышения производительности процессора с архитектурой RISC-V
Other Titles:	Methods to improve the performance of RISC-V architecture processor
Authors:	Сторожев, И. Е. Певцов, Е. Ф.
Keywords:	материалы конференций;микроархитектура;конвейеризация;процессоры;RISC-V
Issue Date:	2024
Publisher:	БГУИР
Citation:	Сторожев, И. Е. Моделирование методов повышения производительности процессора с архитектурой RISC-V = Methods to improve the performance of RISC-V architecture processor / И. Е. Сторожев, Е. Ф. Певцов // Компьютерное проектирование в электронике = Electronic Design Automation : cборник трудов Международной научно-практической конференции, Минск, 28 ноября 2024 г. / Белорусский государственный университет информатики и радиоэлектроники ; редкол.: В. Р. Стемпицкий [и др.]. – Минск, 2024. – С. 140–143.
Abstract:	В статье представлена микроархитектура процессора с архитектурой RISC-V, поддерживающая ограниченное количество инструкций из набора команд RV32IM. Проведены разработка и функциональная верификация прототипа на языке описания аппаратуры SystemVerilog, а также статический временной анализ для оценки тактовой частоты в САПР Xilinx Vivado. Применены методы повышения производительности процессора: конвейеризация тракта данных, пересылка результатов (bypass), статический предсказатель условных переходов, синхронный умножитель, сумматор с ускоренным переносом.
Alternative abstract:	The paper presents a microarchitecture of a processor with RISC-V architecture supporting a limited number of instructions from the RV32IM instruction set. Development and functional verification of the prototype in the hardware description language SystemVerilog, as well as static timing analysis for clock frequency estimation in Xilinx Vivado CAD. Methods to improve processor performance were applied: data path pipelining, result forwarding (bypass), static conditional transition predictor, synchronous multiplier, adder with accelerated carry.
URI:	https://libeldoc.bsuir.by/handle/123456789/58835
Appears in Collections:	Компьютерное проектирование в электронике (2024)

Files in This Item:

File	Description	Size	Format
Storozhev_Modelirovanie.pdf		426.22 kB	Adobe PDF	View/Open

Show full item record Google Scholar