| DC Field | Value | Language |
|---|
| dc.contributor.author | Зайцев, В. С. | - |
| dc.contributor.author | Степанец, В. Я. | - |
| dc.date.accessioned | 2015-02-11T14:38:02Z | |
| dc.date.accessioned | 2017-07-19T08:27:09Z | - |
| dc.date.available | 2015-02-11T14:38:02Z | |
| dc.date.available | 2017-07-19T08:27:09Z | - |
| dc.date.issued | 2012 | - |
| dc.identifier.citation | Зайцев, В. С. Аппаратное ускорение цифрового моделирования / В. С. Зайцев, В. Я. Степанец // Информационные технологии и системы 2012 (ИТС 2012) : материалы международной научной конференции, БГУИР, Минск, Беларусь, 24 октября 2012 г. = Information Technologies and Systems 2012 (ITS 2012) : Proceeding of The International Conference, BSUIR, Minsk, 24th October 2012 / редкол. : Л. Ю. Шилин [и др.]. – Минск : БГУИР, 2012. – C. 206–207. | ru_RU |
| dc.identifier.isbn | 978-985-488-926-9 | - |
| dc.identifier.uri | https://libeldoc.bsuir.by/handle/123456789/3069 | - |
| dc.description.abstract | Описывается один из возможных вариантов ускорения процесса верификации цифровой
синхронной ИС в среде смешанного моделирования, поддерживающей язык SystemC, за счет использования FPGA прототипа ИС вместо ее HDL модели. | ru_RU |
| dc.language.iso | ru | ru_RU |
| dc.publisher | БГУИР | ru_RU |
| dc.subject | материалы конференций | ru_RU |
| dc.subject | FPGA прототип | ru_RU |
| dc.subject | SystemC | ru_RU |
| dc.subject | HDL | ru_RU |
| dc.subject | моделирование | ru_RU |
| dc.title | Аппаратное ускорение цифрового моделирования | ru_RU |
| dc.type | Article | ru_RU |
| Appears in Collections: | ИТС 2012
|
