Построение тестов и верификация потоковых моделей цифровых устройств на языке VHDL

Abstract

Предлагается единый подход к верификации проектов и направленному построению тестов контроля СБИС, представленных в потоковом виде на уровне RTL на языке VHDL с использованием арифметических, логических операторов и оператора If. Задача построения тестов и верификации проектов решается на основе КНФ-выполнимости некоторой системы булевых функций.