Исследование аппаратной реализации нейронной сети прямого распространения для распознавания рукописных цифр на базе FPGA

Abstract

Разработана аппаратная реализация на базе программируемых логических интегральных схем (ПЛИС) типа Field Programmable Gate Array однослойной нейронной сети прямого распространения для распознавания рукописных цифр. Исследовано влияние разрядности коэффициентов сети на точность распознавания и на аппаратные затраты ПЛИС. Обучение нейронной сети выполнялось с помощью базы рукописных цифр MNIST. Прототип нейронной сети был реализован в виде IP-ядра на отладочной плате ZYBO Z7. Разработанный прототип использовался для выполнения экспериментов с различной разрядностью представления коэффициентов нейронной сети. Построены графики точности распознавания и количества аппаратных ресурсов ПЛИС в зависимости от разрядности представления коэффициентов нейронной сети. Выполнен анализ полученных в результате обучения нейронной сети коэффициентов с использованием разложения на битовые плоскости. Показано, что для представления коэффициентов нейронной сети достаточно 5 разрядов, поскольку они содержат основную, усвоенную сетью, информацию, обеспечивая экономное расходование ресурсов ПЛИС и высокую точность распознавания (92,4 %).